閂鎖效應(yīng)是指在CMOS集成電路中寄生的PNP和NPN雙極型晶體管相互影響而產(chǎn)生的一種低阻抗通路，從而產(chǎn)生大電流。由于正反饋?zhàn)饔茫摖顟B(tài)會(huì)被持續(xù)維持（即“閂鎖”），從而導(dǎo)致集成電路失效，嚴(yán)重時(shí)可能造成器件燒毀。

示意圖

Latch up標(biāo)準(zhǔn)及測(cè)試方法

常見(jiàn)測(cè)試標(biāo)準(zhǔn)

JESD78與AEC-Q100-004

測(cè)試方法

閂鎖測(cè)試實(shí)際是通過(guò)電流脈沖激勵(lì)于非電源（輸入、輸出、輸入/輸出等）管腳或者施加過(guò)電壓脈沖于電源管腳來(lái)評(píng)估芯片抗閂鎖效應(yīng)的能力，即過(guò)電壓測(cè)試V-test及過(guò)流測(cè)試I-test。

電源過(guò)電壓測(cè)試V-test

• 所有輸出管腳置于懸空狀態(tài)，輸入、輸入/輸出管腳置于邏輯高電平，預(yù)置管腳置于固定狀態(tài)。量測(cè)每個(gè)電源管腳電流。
• 待測(cè)電源管腳施加電壓觸發(fā)。
• 去除觸發(fā)源對(duì)比前后電流變化。
• 重復(fù)2-3測(cè)試每一個(gè)電源管腳并判斷測(cè)試結(jié)果。

電源測(cè)試V-TEST

I/O測(cè)試I-TEST或E-TEST

• 所有非待測(cè)輸出管腳置于懸空狀態(tài)，輸入、輸入/輸出管腳置于邏輯高電平。預(yù)置管腳置于規(guī)定的固定狀態(tài)。
• 對(duì)待測(cè)管腳置于邏輯高狀態(tài)。測(cè)量每個(gè)電源管腳電流，然后對(duì)待測(cè)管腳施加正向及負(fù)向觸發(fā)電流或電壓。
• 去除觸發(fā)源后，將被測(cè)管腳恢復(fù)到施加觸發(fā)源之前的狀態(tài)，測(cè)量每個(gè)電源管腳電流。
• 重復(fù)2-3測(cè)試每一個(gè)待測(cè)管腳，并判斷測(cè)試結(jié)果。

I/O正向電流測(cè)試 I-TEST

判斷標(biāo)準(zhǔn)

• 觸發(fā)前電流絕對(duì)值小于25mA，觸發(fā)后電流應(yīng)小于觸發(fā)前電流加10mA。
• 觸發(fā)前電流絕對(duì)值大于25mA，觸發(fā)后電流應(yīng)小于觸發(fā)前電流的1.4倍。
• 另外測(cè)試后漏電流過(guò)大、IV曲線(xiàn)嚴(yán)重偏移、功能失效等情況，均可判為失效。

測(cè)試結(jié)果判斷

服務(wù)能力

CTI華測(cè)檢測(cè)半導(dǎo)體檢測(cè)及分析中心（STC）可提供HANWA（HED-N5000）及 Thermo Fisher（MK2/MK4）測(cè)試及相應(yīng)的硬件設(shè)計(jì)、制作服務(wù)。

HANWA HED-N5000                                                         Thermo Fisher  MK4